華為料2031年生產1.4納米製程同等水平芯片

香港文匯報訊 內地科企繼續推進高端芯片自主研發，內媒報道稱，2026國際電路與系統研討會昨在上海舉行，華為董事、半導體業務部總裁何庭波在主旨演講中發表「韜（τ）定律」，並預計到2031年，將設計出1.4納米製程的同等水平芯片。他指出，基於該定律，華為過去6年已成功設計並量產381款芯片。今年秋季，華為將發布新的麒麟手機芯片，完整採用邏輯摺疊技術，大幅提升相關性能。

何庭波表示，「韜定律」提出以「時間縮微」替代「幾何縮微」，以系統性降低時間常數（韜τ）為目標，通過邏輯摺疊等創新技術，持續壓縮信號傳播時延，不斷提升晶體管密度，實現半導體與電子系統的持續演進。

不依賴最先進光刻機實現突破

通俗來理解，過去摩爾定律的邏輯是，晶體管做得越小，芯片就越強；華為「韜定律」的邏輯是即便製程無法變小，也可以通過電路、架構、系統涉及把信號傳輸的時間縮短，進而讓芯片變強。其中的技術關鍵詞是「邏輯摺疊」，通俗來講就是，過去芯片中很多信號會「繞遠路」，路徑長、延遲高，邏輯摺疊是把計算路徑、鏈接路徑、系統協同重新組織，讓信號少跑「冤枉路」，從而降低延遲、提高效率。

目前在業界，1.4納米芯片被認為接近本世紀末全球先進芯片製造的前沿。在當前先進製程受限、光刻機以及頂級工藝難以獲取的背景下，華為探索走一條新路，在不依賴最先進光刻機的情況下，也可以再7納米、4納米等成熟製程基礎上實現性能突破。